Jan 16, 2026; Colloquium
287. IFTE Institutskolloquium: Praktische Anwendung von Stressmodellen für Elektromigration im IC-Design
Elektromigration (EM) ist wegen sinkender Strukturgrößen zunehmend eine Gefahr für die Zuverlässigkeit integrierter Schaltkreise. Durch hohe Stromdichten kommt es zu einer Bewegung der Metallatome, was zu Leerstellen und damit zum Ausfall der Leiterbahn führen kann. Um die EM-Robustheit eines Layouts zukünftig präziser verifizieren zu können, sollen Stressmodelle zum Einsatz kommen. Diese modellieren den EM-induzierten hydrostatischen Stress in Leiterbahnen, um EM-Risiken abzuschätzen. Für die Anwendung dieser Stressmodelle im kommerziellen IC-Entwurf fehlen jedoch bisher sowohl Methoden zur Ermittlung der Technologieparameter als auch Werkzeuge zur Layoutverifikation. Bei Letzteren sind die Techniken zur Analyse der „Unsterblichkeit“ einer Leiterbahn bereits ausgereifter als jene für die Lebensdauerberechnung.