fast semantics
Projektinformation
Volltitel: fast semantics (fast actuators, sensors and tranceivers, secure manufacturing real time systems)
Projektdauer: 01/2017-03/2019
Projektmanager: Prof. Dr.-Ing. Leon Urbas
Finanzierung: BMBF
Projektpartner:
- ABB
- Bürkert Fluid Control Systems
- Koramis
- TUD - Stiftungsprofessur für Hochparallele VLSI-Systeme und Neuromikroelektronik;
- TUD - Professur für Mobile Nachrichtensysteme
Projektbeschreibung
Für die vertikale Integration von semantischen Informationsträgern in prozessnahen Anlagenebenen ist es unabingbar, das perspektiv auch Aktoren und Sensoren in der Feldebene ihren Datenhaushalt intelligent darstellen. Für Szenarien wie Prozessoptimierung, intelligente Prozessführung, assistive Leitwartentechnologien oder vorbeugende Wartung ist es erforderlich, Laufzeit- und Lebenszyklusdaten aus allen Ebenen und Abstraktionsschichten einer Anlagentopologie zu beziehen und zu verarbeiten.
Aktorik und Sensorik ist einer der wesentliche Treiber jeder Prozessautomation. Datenprotokolle wie OPC UA stellen diese Geräteklassen allerdings vor eine Herausforderung: Die darin verbauten Mikrorechenplattformen sollen langlebig, resilient und gleichzeitig kosteneffektiv sein. Anforderungen des OPC UA Protokolls erzwingen allerdings den Einsatz komplexer Rechensysteme auf 32 Bit Basis unter Einsatz externer Speicherkomponenten. Es steigt dadurch nicht nur der Preis, sondern auch die Komplexität der Produkte sowie die Anzahl der Fehlerquellen. Die Kernaufgabe der Rechenplattform - die Kontrolle der Aktoren und Sensoren, bleibt unverändert. Software muss gleichzeitig auf diese neueren, mächtigeren Plattformen unter hohem Aufwand portiert und neu verifiziert werden.
Im Projekt Fast Semantics wird im Rahmen des fast actuators, sensors & tranceivers (fast) Clusters die Umsetzung eines hardwarebasierten OPC UA Servers untersucht, der als periphere Komponente für Mikrorechenarchitekturen fungiert. Die Implementierung des Server in Hardware ermöglicht erstmal die vollständig deterministische, hart-echtzeifähige Umsetzung des OPC UA Protokolls on-chip. Der für das Projekt entstehende ASIC verwendet zudem die 28nm CMOS SLP Technologie, die extreme energieeffizienz ermöglicht. Der durch das fast carnet beigesteuerte 2-Wire, GBit Ethernet PHY bietet eine echtzeitfähige Kommunikationsanbindung mit hoher Bandbreite. Es entsteht eine hochgradig parametrisierbare, skalierbare IP-Grundlage für semantisch kommunizierende Aktoren und Sensoren in der Feldebene.