2005

VOGELSANG, S.; SPALLEK, R. G.; SONNTAG, F.; KLOTZBACH, U.:
Modellierung, Dimensionierung und Optimierung des Mikro-Fluidikdesigns für Proteinchips zum Nachweis geringster Konzentrationen.
In: Dresdner Sensor-Symposium Beitrag 1037, TUDpress , 2005
- ISBN 3-938863-29-3

BRAUNES, J.; KÖHLER, S.; KÖNIGSMANN,A.; SPALLEK, R. G.:
Ein Zwischenformat-Profiler für das RECAST-Framework.
In: ARCS'05: Architecture of Compunting Systems 2005: Workshop on Dynamically Reconfigurable Systems, Innsbruck, Austria, March 14-17, 2005, VDE Verlag, 2005
- ISBN 3-8007-2880-X,

HATNIK, U.; HAUFE, J.; SCHWARZ, P.; SPALLEK, R. G.:
Ein Framework zur verteilten objektorientierten Simulation heterogener Kommunikationssysteme.
In: ASIM 2005,18th Symposium on Simulation Technique, Friedrich-Alexander University in Erlangen, Germany, 12.-15.9.05, SCS Publishing House, 2005,
- ISBN 3-936150-41-9

SCHOMACKER, R.; TEMMLER, D.; SPALLEK, R. G., PREUßER, T. B., RÖNSCH, T.:
Ein Simulationsmodell für die Layoutabhängigkeit der Wachstumsrate bei der selektiven Siliziumepitaxie.
In: ASIM 2005,18th Symposium on Simulation Technique, Friedrich-Alexander University in Erlangen, Germany, 12.-15.9.05, SCS Publishing House, 2005,
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IRRGANG, K.; BRAUNES, J.; SPALLEK, R. G.; WEISSE, S.; GRÖGER, T.:
Konfiguration komplexer Test- und Debug-Hardware in System-on-Chip.
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IRRGANG, K.:
Test und Debugging von Multi-Core Systems-on-a-Chip.
In: Wissenschaftliche Beiträge der FachHochschule Lausitz, March, 2005,
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In: Proceedings of the 2005 International Conference on Reconfigurable Computing and FPGAs (ReConFig'05) on Reconfigurable Computing and FPGAs, IEEE Computer Society, 2005,
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About Carries and Tokens - Re-Using Adder Circuits for Arbitration.
In: Proceedings of IEEE Workshop on Signal Processing Systems (SiPS 2005), IEEE Press, 2006
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http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1579839

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In: ARCS '05 - 18th International Conference on Architecture of Computing Systems 2005Innsbruck, Austria, March 14-17, 2005,

VOGELSANG, S.; SPALLEK, R. G.:
Architekturabhängige Optimierung von Debug-Zugängen im Zusammenhang mit Multi-Core System-on-Chip Architekturen.
In: Dresdner Arbeitstagung Schaltungs- und Systementwurf (DASS´2005), Dresden, 13. und 14. April 2005: Frauenhofer IIS, Institutsteil ESA, 2005