Karl Friebel: Sycl zu C99 basierter Transpiler zur Generierung von datenflussori­entierten FPGA-Beschleunigern (Diplomarbeit)

17.12.2020, um 11.30 Uhr

Einladung zur Präsentation von Herrn Karl Friebel

Thema: Sycl zu C99 basierter Transpiler zur Generierung von datenflussorientierten FPGA-Beschleunigern

Projekt: Diplomarbeit

Betreuer: Lester Kalms

Abstract: Das Ziel dieser Arbeit ist es, einen Transpiler (Source-to-Source-Compiler) zu entwickeln, der eine SYCL-basierte C++-Funktion in eine C99-basierte Funktion umwandelt. Der Kern der Forschung besteht dabei, die Funktion zu verifizieren und so zu konvertieren, dass diese datenflussorientiert ist. Zusätzlich können weitere für FPGA nützliche Optimierungsschritte entwickelt werden, die Pipelining oder Vektorisierung hinzufügen. Es ist wichtig, dass die Ausgabedateien (Funktion und Konfiguration)
so erstellt werden, dass sie in eine vom Lehrstuhl entwickelte OpenVX-Werkzeugkette eingebunden werden können. Der Transpiler wird in der OpenVX-Werkzeugkette eingesetzt, damit der Anwender eigene Funktionen entwickeln kann. SYCL hat den Vorteil, dass diese C++-basierte Sprache bereits für Beschleuniger (GPU, CPU, FPGA) entwickelt wurde. Dabei hat die Sprache Einschränkungen, aber auch Erweiterungen, die vorteilhaft sein können.